近年の高速・高密度の大規模集積回路において，内蔵する発振器の性能がクロック同期系デジタル回路の処理速度に大きな影響を与える。そこで問題となるのが複数の発振器間の相互干渉である。私たちは今まで発振器の干渉ノイズのモデル化およびその実証と，位相同期回路における干渉ノイズの影響について研究してきた。特に完全同期にある発振器間の相互干渉において，小規模の補正回路でその影響を低減する手法を考案し，いくつかの知見を独自に得ている。本研究ではその知見をさらに一般的な凖同期の相互干渉の低減に適用し，今までにない新しい手法での相互干渉の影響削減の提案を行いたいと考えている。
発振器間の干渉ノイズ低減技術を，超高速動作のPLLであるカスケードPLLへ適用した。干渉ノイズキャンセル回路により，低ノイズの良好な性能の維持を実現した。今後様々な回路へのノイズキャンセル技術の適用やノイズキャンセル機能の自動化が課題となる。
論文
「Analysis and modeling of response of external noise in oscillators」(2016)『Analog Integrated Circuits and Signal Processing』87(2)p.313-325.
「Analysis of pull-in range limit by charge pump mismatch in a linear phase-locked loop」(2013)『IEEEE Transactions on Circuits and Systems I』60(4)p.896-907.
「A study of interference in synchronous systems」(2006)『IEEEE Transactions on Circuits and Systems I』53(8)p.1726-1740.
特許
特願2015-178499「自己注入位相同期回路」
特願2018- 141815「相互注入位相同期回路」
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